ASIC挑起AI晶片封裝戰！ CSP業者擬從台積電CoWoS 轉向英特爾方案

根據TrendForce最新研究，AI高效能運算（HPC） 對於晶片異質整合的龐大需求，主要仰賴先進封裝技術來實現，其中台積電的CoWoS解決方案一直是市場上的關鍵主導者。然而，隨著雲端服務業者 （CSP）大幅加速研發自家ASIC（客製化晶片），為了整合更多複雜功能，晶片對封裝面積的要求持續擴大。基於此趨勢，部分CSP業者已開始考慮從台積電的CoWoS方案，轉向英特爾的EMIB方案。

TrendForce指出，CoWoS方案是透過中介層將主運算邏輯晶片、記憶體、I/O 等不同功能的晶片連結並固定在基板上，目前已發展出CoWoS-S、CoWoS-R 與CoWoS-L等技術。隨著NVIDIA Blackwel平台在2025年進入規模量產，市場需求已高度集中在內嵌矽中介層的CoWoS-L，NVIDIA下一代的Rubin平台也將延續採用，並進一步推升光罩尺寸。

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台積電CoWoS產能與尺寸瓶頸浮現

由於AI HPC需求持續旺盛，CoWoS面臨了數個挑戰，包括：產能短缺、光罩尺寸限制，以及成本居高不下等問題。TrendForce觀察到，除了CoWoS大部分產能長期被NVIDIA GPU佔據、排擠了其他客戶的需求外，封裝尺寸的限制，以及在地緣政治影響下的美國本土製造要求，也促使Google、Meta等北美CSP業者積極與Intel接洽，評估EMIB解決方案的可行性。

英特爾EMIB以面積與成本優勢應戰

相較於CoWoS，Intel的EMIB技術展現出幾項關鍵優勢：

1. 結構簡化與高良率： EMIB捨棄了昂貴且佔用大面積的矽中介層，而是採用內嵌在載板中的矽橋（Bridge）直接連接晶片，簡化了整體結構，相對CoWoS能提供更高的良率。
2. 熱可靠性佳： 由於EMIB僅在晶片邊緣嵌入矽橋，整體矽材料佔比低，減少了矽與基板的接觸區域，因此熱膨脹係數 （CTE）不匹配的問題較小，能有效降低封裝翹曲和可靠度的挑戰。
3. 封裝尺寸彈性大： 在封裝面積上，CoWoS-S僅能達到3.3倍光罩尺寸，CoWoS-L目前發展至3.5倍，預計在2027 年可達9倍；而EMIB-M目前已能提供6倍光罩尺寸，並預計在2026至2027年間可支援到8倍至12倍，更符合CSP對超大晶片的需求。
4. 成本競爭力： 因為EMIB移除了價格高昂的矽中介層，能為對成本敏感的AI客戶提供更具競爭力的解決方案。

然而，EMIB技術也有其限制，主要受限於矽橋的面積與佈線密度，這導致其互連頻寬相對較低、訊號傳輸距離較長，並有延遲性略高的問題。因此，目前較積極評估導入的客戶，主要集中在對頻寬要求相對較寬鬆的ASIC客戶。TrendForce指出，Intel早在2021年宣布成立獨立的晶圓代工服務 （Intel Foundry Services, IFS）事業群後，便持續深耕EMIB先進封裝技術，並已應用於自家的server CPU平台，如Sapphire Rapids和Granite Rapids。

隨著Google決定在2027年的TPUv9試行導入EMIB，Meta也正積極評估將其用於旗下的MTIA產品，EMIB技術有望為IFS業務帶來重大進展。至於像NVIDIA、AMD這樣對互連頻寬、傳輸速度及低延遲有極高要求的GPU供應商，預期仍將以CoWoS做為其主要的先進封裝解決方案。

（封面圖／AI生成示意圖）