產業：Cadence擴大與台積電合作關係，延伸進入N3、N2、A16及A14奈米

Cadence(Nasdaq: CDNS)宣布擴大與台積電(2330)合作關係，以加速人工智慧的半導體創新。此次擴大合作，將針對台積電N3、N2、A16及A14製程技術，提供IP、簽核就緒的一站式設計基礎架構以及先進的認證流程。

Cadence提到，雙方的深化合作將協助客戶減少迭代次數，並提升專注於設計技術協同優化(DTCO)的先進AI與高效能運算(HPC)設計的關聯性，以更高的信心加速晶片上市時程，而眾多早期與主流企業正積極採用台積電3奈米或2奈米技術進行設計，且Cadence經TSMC認證的數位、客製化/類比、3D-IC與簽核平台能有效減少設計迭代並縮短投片(tapeout)時程。

「先進節點的AI晶片創新，需要能貫串完整設計週期的簽核就緒方案，並能從SoC擴展到小晶片(chiplet)與3D-IC架構，」Cadence資深副總裁暨總經理Chin-Chi Teng表示。「透過與台積電的合作，我們結合認證流程與經矽驗證的IP，並建立代理就緒的基礎，推動我們『設計為AI，AI為設計(Design for AI and AI for Design)』策略，協助工程師在日益攀升的複雜度之下提升生產力。」

台積電生態系與聯盟管理總監Aveek Sarkar表示：「隨著AI運算工作負載需求不斷增長，再加上設計週期的壓縮，業界需要先進且高效節能的矽技術、精簡的設計流程，以及經矽驗證的IP。透過與Cadence等開放創新平台(Open Innovation Platform, OIP)生態系夥伴的合作，我們賦予客戶信心，讓他們能夠運用 台積電最新的製程技術與3DFabric先進封裝解決方案。」

Cadence正為台積電N2P提供豐富的IP組合，包括DDR5 12.8G MRDIMM、PCIe 6.0、LPDDR6/5X 14.4G以及HBM4E 16G。此外，Cadence Artisan基礎IP先進節點組合目前已在採用台積電N3製程技術的量產設計中使用。

Cadence透過認證的一站式EDA流程賦能半導體團隊，使其能從先進節點SoC擴展到小晶片與3D-IC設計，包括使用Innovus進行實作；使用Virtuoso Studio與Spectre模擬平台進行客製化/類比實作與模擬；使用Celsius熱分析求解器、Voltus IC電源完整性解決方案及EMX Planar 3D求解器進行熱分析；以及使用Tempus時序與ECO解決方案、Quantus擷取解決方案、Liberate特性分析及Pegasus 驗證系統等簽核技術。上述技術皆已通過台積電N2與A16認證，並針對A14 PDK展開持續合作，以加速AI/HPC應用達成投片品質的結果。此外，Genus合成解決方案已支援上述製程技術，針對Clarity 3D求解器的合作亦在進行中。

在3D-IC與異質整合方面，Cadence Integrity 3D-IC平台支援台積電針對疊層封裝的TSMC-COUPE參考流程，而Virtuoso Studio的異質整合方法論則增添了矽光子支持。Celsius熱感知流程也已啟用，包括結合Virtuoso的光學元件(PIC)佈局擺放，以及使用EMX的訊號完整性分析。同時還具備使用Pegasus驗證系統對異質系統進行品質檢查與實體驗證的功能。